Блог

Dec 29, 2023

Imec представляет сабвуфер

Чипы станут трехмерными, поскольку их размер будет меньше 1 нм. Imec, самый передовой в мире

Чипы станут 3D, поскольку их размер будет меньше 1 нм.

Imec, самая передовая в мире исследовательская фирма в области полупроводников, недавно поделилась своей дорожной картой по производству кремний и транзисторов суб1 нм на своем Всемирном мероприятии ITF в Антверпене, Бельгия. Дорожная карта дает нам представление о сроках до 2036 года для следующих крупных технологических узлов и транзисторных архитектур, которые компания будет исследовать и разрабатывать в своих лабораториях в сотрудничестве с отраслевыми гигантами, такими как TSMC, Intel, Nvidia, AMD, Samsung и ASML. среди многих других. Компания также наметила переход к тому, что она называет CMOS 2.0, который будет включать в себя разбиение функциональных блоков чипа, таких как кэши L1 и L2, на 3D-проекты, которые являются более продвинутыми, чем сегодняшние подходы на основе чиплетов. Ангстремы равны 1 нм, поэтому дорожная карта Imec охватывает технологические узлы менее 1 нм. В дорожной карте указано, что стандартные транзисторы FinFET будут работать до 3 нм, но затем перейдут на новые конструкции нанолистов Gate Allaround (GAA), которые начнут массовое производство в 2024 году. Imec намечает курс на конструкции вилочных листов с 2 нм и A7 (0,7 нм). соответственно, за которыми последовали прорывные конструкции, такие как CFET и атомные каналы на A5 и A2.

Переход на эти меньшие узлы со временем становится все дороже, а стандартный подход к созданию монолитных чипов с одним большим кристаллом уже уступил место чиплетам. Конструкции на основе чиплетов разбивают различные функции чипа на отдельные кристаллы, соединенные вместе, что позволяет чипу функционировать как единое целое, хотя и с некоторыми компромиссами. Видение Imec парадигмы CMOS 2.0 включает разбиение чипов на еще более мелкие части с разделением кэша и памяти. в отдельные блоки с разными транзисторами, а затем в трехмерном расположении поверх других функций чипа. Эта методология также будет в значительной степени опираться на задние сети подачи питания (BPDN), которые направляют всю мощность через заднюю часть транзистора. Давайте более подробно рассмотрим дорожную карту imec и новую методологию CMOS 2.0.

Как вы можете видеть в альбоме выше, по мере развития узлов отрасль сталкивается с, казалось бы, непреодолимыми проблемами, однако потребность в большей вычислительной мощности, особенно для машинного обучения и искусственного интеллекта, растет в геометрической прогрессии. Этот спрос было нелегко удовлетворить; затраты резко возросли, в то время как энергопотребление неуклонно росло с появлением высокопроизводительных чипов. Масштабирование мощности остается проблемой, поскольку рабочее напряжение КМОП упорно не падает ниже 0,7 В, а сохраняющаяся необходимость масштабирования до более крупных чипов создает проблемы с питанием и охлаждением, которые потребуют решения совершенно новые решения, которые можно обойти. И хотя количество транзисторов продолжает удваиваться по предсказуемому пути закона Мура, другие фундаментальные проблемы также становятся все более проблематичными с каждым новым поколением микросхем, например, ограничения полосы пропускания межсоединений, которые серьезно отстают от вычислительных возможностей современных Процессоры и графические процессоры, что снижает производительность и ограничивает эффективность дополнительных транзисторов.

Однако первостепенным приоритетом являются более быстрые и плотные транзисторы, и первая волна этих транзисторов придет с устройствами Gate Allaround (GAA)/Nanosheet, которые дебютируют в 2024 году с 2-нм техпроцессом, заменив FinFET с тройным затвором, которые используются в ведущих современных устройствах. -краевые сколы. Транзисторы GAA обеспечивают повышение плотности транзисторов и производительность, например, более быстрое переключение транзисторов при использовании того же тока возбуждения, что и при использовании нескольких ребер. Утечка также значительно снижается, поскольку каналы полностью окружены затвором, а регулировка толщины канала позволяет оптимизировать энергопотребление или производительность. Мы уже видели, как несколько производителей микросхем используют различные варианты этой транзисторной технологии. Лидер отрасли TSMC планирует представить свой узел N2 с GAA в 2025 году, поэтому он будет последним, кто примет новый тип транзистора. Четырехлистовый RibbonFET от Intel с технологическим узлом Intel 20A состоит из четырех сложенных друг на друга нанолистов, каждый из которых полностью окружен затвором, и дебютирует в 2024 году. более чистый узел не увидит массового производства. Вместо этого компания представит свой усовершенствованный узел для крупносерийного производства в 2024 году. Напомним, что десять ангстрем (А) равны одному 1 нм. Это означает, что A14 — 1,4 нм, A10 — 1 нм, и мы переходим в эру суб1 нм в 2030 году с A7. Однако помните, что эти показатели часто не соответствуют фактическим физическим размерам чипа. Imec ожидает, что вилочные транзисторы начнутся с 1 нм (A10) и продлятся до узла A7 (0,7 нм). Как вы можете видеть на втором слайде, эта конструкция объединяет NMOS и PMOS отдельно, но разделяет их диэлектрическим барьером, обеспечивая большую производительность и/или лучшую плотность. Дополнительные полевые транзисторы (CFET) еще больше уменьшат занимаемую площадь при первом использовании. появится с 1-нанометровым узлом (A10) в 2028 году, что позволит создавать более плотно упакованные библиотеки стандартных ячеек. Со временем мы увидим версии CFET с атомарными каналами, что еще больше улучшит производительность и масштабируемость. Транзисторы CFET, о которых вы можете узнать больше здесь, устанавливают устройства N- и PMOS друг на друга, чтобы обеспечить более высокую плотность. CFET должен ознаменовать конец масштабирования для нанолистовых устройств и конец видимой дорожной карты. Однако потребуются другие важные методы, чтобы преодолеть барьеры масштабирования производительности, мощности и плотности, которые, как предполагает imec, потребуют новой парадигмы CMOS 2.0 и кооптимизация системных технологий (SCTO).